三维集成电路第2部分：微间距叠层芯片的校准要求

Three dimensional integrated circuits—Part 2：Alignment of stacked dies having fine pitch interconnect

GB/T 43536.2-2023现行国家标准

标准状态

发布于：2023-12-28

实施于：2024-04-01

废止

标准号GB/T 43536.2-2023

标准状态现行

发布日期2023-12-28

实施日期2024-04-01

中国标准分类号L56 半导体集成电路

国际标准分类号31.200 集成电路、微电子学

主管部门工业和信息化部（电子）

发布部门国家市场监督管理总局、国家标准化管理委员会

技术归口工业和信息化部（电子）

提出单位工业和信息化部（电子）

起草单位中国电子技术标准化研究院、中国航天科技集团公司第九研究院第七七一研究所、珠海越亚半导体股份有限公司、华进半导体封装先导技术研发中心有限公司、青岛智腾微电子有限公司

起草人汤朔、李锟、刘欣、陈先明、肖克来提、吴道伟

本文件规定了在芯片键合过程中使用多个叠层集成电路之间初始校准和校准保持的要求。定义了校准标记和操作步骤。本文件只适用于使用电耦合方法进行的芯片间校准。